state_classic
所属分类：VHDL/FPGA/Verilog
开发工具：TEXT
文件大小：1KB
下载次数：5
上传日期：2006-03-22 12:30:34
上 传 者：
xurongwang
说明：
用VHDL语言编写的语言,可以利用MODELSIM进行仿真.对于初学者,则更有参考价值.
(prepared using the VHDL language, we can use MODELSIM simulation. For beginners, the more valuable reference.)
文件列表:
state_classic经典双进程状态机.txt (2709, 2001-01-01)
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