testbench
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：1KB
下载次数：1
上传日期：2020-03-20 11:14:07
上 传 者：
不完美时空-联合开发
说明： 针对仿真的testbench设计，包括时钟的产生，数据的产生和交互
(Design of testbench for simulation, including clock generation, data generation and interaction)
文件列表:
spi_testbench.v (2583, 2019-11-18)
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