FIFO
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：1KB
下载次数：1
上传日期：2020-03-20 11:18:05
上 传 者：
不完美时空-联合开发
说明： 设计了一种发送数据的FIFO，调用了RAM IP，可产生full 、empty信号，是一种异步FIFO
(Designed a FIFO to send data, called RAM IP, which can generate full and empty signals. It is an asynchronous FIFO)
文件列表:
FIFO_TX.v (1966, 2019-12-13)
FIFO_RX.v (2143, 2019-12-12)
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