FPGA verilog代码
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：8KB
下载次数：1
上传日期：2020-04-29 11:16:05
上 传 者：
qianyuea
说明： 数电实验FPGA verilog代码，包括秒表、全加器、半加器等。
(FPGA Verilog code for digital experiment)
文件列表:
新建文件夹 (2) (0, 2019-05-09)
新建文件夹 (2)\allpuls_prim.v (1986, 2019-04-15)
新建文件夹 (2)\class1.v (132, 2019-04-17)
新建文件夹 (2)\class2.v (210, 2019-04-17)
新建文件夹 (2)\class3.v (209, 2019-04-17)
新建文件夹 (2)\compare_prim.v (1855, 2019-04-15)
新建文件夹 (2)\four_vote_prim.v (1831, 2019-04-15)
新建文件夹 (2)\halfplus_prim.v (1736, 2019-04-03)
新建文件夹 (2)\lesson1.v (155, 2019-04-15)
新建文件夹 (2)\lesson2.v (183, 2019-04-15)
新建文件夹 (2)\lesson3.v (161, 2019-04-15)
新建文件夹 (2)\lesson4.v (124, 2019-04-15)
新建文件夹 (2)\nand_gate_prim.v (1827, 2019-04-03)
新建文件夹 (2)\RS_FF_prim.v (2218, 2019-04-17)
新建文件夹 (2)\text1.v (87, 2019-03-20)
新建文件夹 (2)\text2.v (86, 2019-03-20)
新建文件夹 (2)\text3.v (84, 2019-03-20)
新建文件夹 (2)\text4.v (94, 2019-03-20)
新建文件夹 (2)\three_vote_prim.v (1630, 2019-04-15)
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