SystemVerilog验证++测试平台编写指南
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：25063KB
下载次数：10
上传日期：2020-06-06 01:08:39
上 传 者：
6889539
说明： 基于sv的uvm平台搭建实战，对于验证方法学来说，分层的测试平台是一个关键的概念。虽然分层似乎会使测试平台变得更复杂，但它能够把代码分而治之，有助于减轻工作负担，而且重复利用效率提升。验证平台可以类似分为五个层次：信号层、命令层、功能层、场景层和测试层。
(Construction of UVM platform based on SV)
文件列表:
SystemVerilog验证++测试平台编写指南.pdf (26326568, 2020-01-04)
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