e011_timingdesigner
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：30395KB
下载次数：101
上传日期：2011-07-07 16:21:22
上 传 者：
xueer198628
说明： FPGA时序设计时必备的软件。可以有效的提高逻辑设计的速度，调整设计时的时序。
(FPGA design timing necessary software. Logic design can effectively improve the speed of adjustment of the design timing.)
文件列表:
timing designer keygen.rar (113212, 2005-02-26)
td.win32.7030.zip (31010316, 2005-02-26)
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