CRC_sim_course
所属分类：VHDL/FPGA/Verilog
开发工具：matlab
文件大小：1534KB
下载次数：1
上传日期：2020-06-12 09:27:16
上 传 者：
LeafHealthy
说明： 使用Simulink平台搭建可自动生成Vivado工程、可使用modelsim联合仿真的模型
(Using Simulink platform to build a model that can automatically generate vivado project and can use Modelsim to jointly simulate)
文件列表:
CRC_sim_course (0, 2020-06-10)
CRC_sim_course\CRC_24bits.slx (29583, 2020-06-10)
CRC_sim_course\CRC_sim_course.docx (622455, 2020-06-10)
CRC_sim_course\gm_CRC_24bits_mq.slx (46144, 2020-06-10)
CRC_sim_course\hdl_prj (0, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc (0, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits (0, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC.vhd (13202, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC_compile.do (29, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC_map.txt (33, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC_report.html (9782, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC_tb.vhd (11628, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC_tb_compile.do (77, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC_tb_pkg.vhd (3107, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\Calc_CRC_tb_sim.do (472, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\bits_in.dat (1503, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\compile_and_launch.tcl (2178, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\crc_out_expected.dat (1503, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\gm_CRC_24bits.slx (34312, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\gm_CRC_24bits_mq_batch_tcl.m (2422, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\gm_CRC_24bits_mq_tcl.m (2802, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\gm_CRC_24bits_vnl.slx (44148, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\hdlcodegenstatus.mat (6440, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\hdlwfbuildstatus.mat (366, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html (0, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits (0, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits\traceInfo.mat (26839, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_adaptive_pipelining.html (1421, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_bill_of_materials.html (11254, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_clock.html (2552, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_codegen_rpt.html (1784, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_contents.html (4552, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_delay_balancing.html (2007, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_distributed_pipelining.html (971, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_dut_information.html (6565, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_serialization.html (1763, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_sid_map.js (17444, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_survey.html (5324, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_targetcodegeneration.html (606, 2020-06-10)
CRC_sim_course\hdl_prj\hdlsrc\CRC_24bits\html\CRC_24bits_trace.html (93423, 2020-06-10)
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