SoC-Design-DDR3-Controller-master
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：32594KB
下载次数：4
上传日期：2020-06-22 17:07:57
上 传 者：
KT猫
说明： 难得的soc设计用的ddr3 verilog，可用于学习！！！！！有datasheet ，可仿真
(soc ddr3 verilog for study !!)
文件列表:
1024Mb_ddr3_parameters.vh (54986, 2018-11-07)
Synopsys_stack_trace_23251.txt (13816, 2018-11-07)
alib-52 (0, 2018-11-07)
alib-52\tc240c.db_NOMIN25.alib (5360272, 2018-11-07)
clogXigiVH (68311, 2018-11-07)
command.log (164291, 2018-11-07)
crte_23251.txt (9573, 2018-11-07)
csrc (0, 2018-11-07)
csrc\5NrIB_d.o (96863, 2018-11-07)
csrc\5NrI_d.o (4414, 2018-11-07)
csrc\Makefile (3036, 2018-11-07)
csrc\Makefile.hsopt (692, 2018-11-07)
csrc\SIM_l.o (333, 2018-11-07)
csrc\_csrc0.so (28, 2018-11-07)
csrc\_csrc1.so (28, 2018-11-07)
csrc\_vcs_const_SIM_0.incr.dat (65015, 2018-11-07)
csrc\_vcs_etype_SIM_0.incr.dat (2899, 2018-11-07)
csrc\_vcsobj_1_1.a (64256, 2018-11-07)
csrc\_vcsobj_1_1.a.info (11, 2018-11-07)
csrc\_vcsobj_archive_info_0.lst (19, 2018-11-07)
csrc\_vcsobj_archive_info_1.lst (44, 2018-11-07)
csrc\filelist (2125, 2018-11-07)
csrc\filelist.dpi (0, 2018-11-07)
csrc\filelist.hsopt (374, 2018-11-07)
csrc\filelist.hsopt.objs (59, 2018-11-07)
csrc\filelist.pli (0, 2018-11-07)
csrc\incr.sdb (14466, 2018-11-07)
csrc\pre_vcsobj_0_1.a (23394, 2018-11-07)
csrc\pre_vcsobj_0_1.a.info (11, 2018-11-07)
csrc\pre_vcsobj_0_1.so (36, 2018-11-07)
csrc\pre_vcsobj_1_1.a (479232, 2018-11-07)
csrc\pre_vcsobj_1_1.a.info (44, 2018-11-07)
csrc\pre_vcsobj_1_1.so (36, 2018-11-07)
csrc\product_timestamp (0, 2018-11-07)
csrc\rmapats.c (370, 2018-11-07)
csrc\rmapats.h (44415, 2018-11-07)
csrc\rmapats.m (6994, 2018-11-07)
csrc\rmapats.o (816, 2018-11-07)
... ...
This is the readme for DDR3 Controller Design Project
TASK: DESIGN DDR3 CONTROLLER
PHASE: SYNTHESIZE (FINAL)
command to run: ./sv_vcs top.sv ddr3_controller.sv ddr3.v
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