Hilbert
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：10964KB
下载次数：3
上传日期：2020-08-09 18:40:23
上 传 者：
河西小王
说明： 基于altera fpga的fir IP核实现希尔伯特变换，有matlab仿真
(Based on Altera FPGA fir IP core to achieve Hilbert transform, matlab simulation)
文件列表:
Hilbert (0, 2020-08-09)
Hilbert\11.txt (510, 2020-08-07)
Hilbert\filter.v (21080, 2020-08-07)
Hilbert\filter_coefficient.m (926, 2020-08-07)
Hilbert\filter_coefficient_fda.m (1967, 2020-08-09)
Hilbert\filter_coefficient_fda1.m (1224, 2020-08-09)
Hilbert\Hilbert.fda (2684, 2020-08-09)
Hilbert\hilbert_coef.txt (666, 2020-08-09)
Hilbert\hilbert_coef1.txt (662, 2020-08-09)
Hilbert\hilbert_coef_1_fix.txt (450, 2020-08-09)
Hilbert\hilbert_coef_fix.txt (406, 2020-08-07)
Hilbert\Hilbert_filter (0, 2020-08-09)
Hilbert\Hilbert_filter\c5_pin_model_dump.txt (5073, 2020-08-08)
Hilbert\Hilbert_filter\db (0, 2020-08-09)
Hilbert\Hilbert_filter\db\.cmp.kpt (1454, 2020-08-08)
Hilbert\Hilbert_filter\db\altera_syncram_8cv3.tdf (3451, 2020-08-09)
Hilbert\Hilbert_filter\db\altera_syncram_f914.tdf (3654, 2020-08-09)
Hilbert\Hilbert_filter\db\altsyncram_9p94.tdf (22287, 2020-08-09)
Hilbert\Hilbert_filter\db\altsyncram_9pg1.tdf (21714, 2020-08-08)
Hilbert\Hilbert_filter\db\altsyncram_cst3.tdf (22292, 2020-08-08)
Hilbert\Hilbert_filter\db\altsyncram_gmb4.tdf (9681, 2020-08-09)
Hilbert\Hilbert_filter\db\altsyncram_tlg1.tdf (21648, 2020-08-08)
Hilbert\Hilbert_filter\db\cmpr_b9c.tdf (1925, 2020-08-08)
Hilbert\Hilbert_filter\db\cmpr_e9c.tdf (2151, 2020-08-08)
Hilbert\Hilbert_filter\db\cntr_hjf.tdf (4462, 2020-08-08)
Hilbert\Hilbert_filter\db\cntr_rhf.tdf (3963, 2020-08-08)
Hilbert\Hilbert_filter\db\hilbert_filter.(0).cnf.cdb (5153, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(0).cnf.hdb (2717, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(1).cnf.cdb (1937, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(1).cnf.hdb (1151, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(10).cnf.cdb (1968, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(10).cnf.hdb (886, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(11).cnf.cdb (1356, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(11).cnf.hdb (617, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(12).cnf.cdb (9095, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(12).cnf.hdb (1172, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(13).cnf.cdb (1172, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(13).cnf.hdb (890, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(14).cnf.cdb (2056, 2020-08-09)
Hilbert\Hilbert_filter\db\hilbert_filter.(14).cnf.hdb (890, 2020-08-09)
... ...
1、fir IP 核导入数据格式参考fir导出数据格式,导入数据用matlab原始的double类型就可以,
matlab计算系数用fdatool转成的matlab产生,自己添加写文件代码
FIR IP 系数设成14 signed类型,导出的是fix类型
fir有输出延时(70clk),应该让xin和dout数据对齐(matlab fir 结果和xin对比的时候没有延时,数据是对齐的)
xin经过一个低通滤波器有相位延迟,看IP的相频响应曲线,10k相移180度,20k没相移(verilog加了fir低通滤波器(截止频率20k))
hilbert的输入和输出位宽不一样怎么解决--->看modelsim结果截高位、低位
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