io_ctrl
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：1KB
下载次数：0
上传日期：2020-08-26 20:52:07
上 传 者：
cz50534
说明： 对FPGA外部异步信号进行采集，采用简单的计时滤波，当维持一定时间周期后才认为信号有效并更新
(The external asynchronous signal of FPGA is collected)
文件列表:
io_ctrl\bit_filter.v (1942, 2020-08-26)
io_ctrl\data_sync.v (1696, 2020-08-26)
io_ctrl\io_ctrl.v (1787, 2020-08-26)
io_ctrl (0, 2020-08-26)
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