Reg-Generator
所属分类：VHDL/FPGA/Verilog
开发工具：Python
文件大小：30KB
下载次数：1
上传日期：2020-09-30 10:24:57
上 传 者：
sh-1993
说明： 可以生成Reg-map-xml、excel、verilog的Python脚本
(Python script which can generate Reg map xml, excel, verilog)
文件列表:
LICENSE (35149, 2020-09-30)
RegMap.xlsx (16022, 2020-09-30)
component.py (12616, 2020-09-30)
generator.py (3659, 2020-09-30)
main.py (2331, 2020-09-30)
test.py (445, 2020-09-30)
test.regdes (798, 2020-09-30)
近期下载者：
相关文件：
收藏者：