uart(可综合)
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：5KB
下载次数：9
上传日期：2020-12-08 16:00:16
上 传 者：
wrtwetqt4
说明： 【实例简介】用Verilog实现uart串口协议，波特率可选9600、19200、38400、115200。8位数据为，1位校验位，1位停止位。
【实例截图】
【核心代码】核心代码包括TX，RX，Baud，FIFO
([example introduction] UART serial port protocol is implemented with Verilog, and the baud rate can be 9600, 19200, 38400, 115200. 8-bit data, 1 bit check bit, 1 stop bit.
[example screenshot]
[core code] the core code includes TX, Rx, baud and FIFO)
文件列表:
uart(可综合)\Baud.v (810, 2020-12-04)
uart(可综合)\fifo.v (1525, 2020-11-28)
uart(可综合)\RX.v (3129, 2020-12-02)
uart(可综合)\TX.v (2838, 2020-12-03)
uart(可综合)\uart.v (1718, 2020-12-04)
uart(可综合)\uart_tb.v (9718, 2020-11-30)
uart(可综合) (0, 2020-12-04)
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