phase_test
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：99
上传日期：2011-07-29 16:08:45
上 传 者：
linjunfeng
说明： 基于verilog的鉴相器设计，鉴相器是锁相环的一部分，功能是检测两个时钟是否同步
(The phase detector based on verilog design, PLL phase detector is part of function is to test whether the two clock synchronization)
文件列表:
phase_test.v (1303, 2007-08-19)
近期下载者：
相关文件：
收藏者：