奇偶检测器
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：195KB
下载次数：0
上传日期：2021-03-26 17:02:55
上 传 者：
xiaohuyzp
说明： 检测数据1的个数，做奇偶检验，通过组合逻辑设计在最后1bit数据输入后立即输出，节省周期数
(Detect the number of data 1, do parity check, through the combination logic design, output immediately after the last 1 bit data input, save the number of cycles)
文件列表:
3\11_circuits.png (75044, 2020-10-18)
3\11_OEcheck.sdc (760, 2020-10-18)
3\11_OEcheck.sdf (8889, 2020-10-18)
3\11_OEcheck.sdf.X (2833, 2020-10-18)
3\11_OEcheck.tcl (1092, 2020-10-17)
3\11_OEcheck2.v (495, 2020-10-18)
3\11_OEcheck_post.v (1143, 2020-10-18)
3\11_OEcheck_tb.v (513, 2020-10-18)
3\11_sim1.png (61870, 2020-10-18)
3\11_sim2.png (61865, 2020-10-18)
3\OEcheck.ddc (23040, 2020-10-18)
3 (0, 2020-10-18)
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