verilog_synthesisable_sentence
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：7KB
下载次数：3
上传日期：2011-09-23 20:24:33
上 传 者：
yaicity
说明： verilog可综合及不可综合语句总结，自己总结的verilog编程的一些知识，对初学者比较有用。
(learn verilog programming document, a summary of some knowledge of their own, more useful for beginners.)
文件列表:
verilog中可综合和不可综合语句.doc (35840, 2011-06-09)
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