ation-of-a-system-on-chip-for-EEG-pattern-on-FPGA
所属分类：硬件设计
开发工具：Verilog
文件大小：0KB
下载次数：1
上传日期：2023-12-22 06:40:07
上 传 者：
sh-1993
说明： 本文在现场可编程门阵列（FPGA）上实现了用于脑电信号分析的滤波器和特征提取器。仿真过程是使用使用Verilog的ISim完成的。所有流程都是使用Xilinx ISE Suite 14.7和Quartus prime 17.1 Lite Edition软件实现和设计的。
(In this work filter & feature extractor were implemented for analyzing EEG on Field Programmable Gate Array (FPGA). The simulation process was done by using ISim which used Verilog. All processes were implemented and designed by using Xilinx ISE Suite 14.7 & Quartus prime 17.1 Lite Edition software.)
文件列表:
db/
incremental_db/
output_files/
simulation/modelsim/
c5_pin_model_dump.txt
df.v
polash3.qpf
polash3.qsf
polash3.qws
polash3.v
polash3.v.bak
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