Asynchronous-FIFO-Design
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：3KB
下载次数：31
上传日期：2011-12-23 11:39:58
上 传 者：
ylf86
说明： 异步FIFO设计，一共包含6个模块，使用的硬件描述语言verilog。
(Asynchronous FIFO design,including six modules.HDL language is verilog.)
文件列表:
Asynchronous FIFO Design (0, 2011-12-23)
Asynchronous FIFO Design\fifo.v (933, 2011-12-23)
Asynchronous FIFO Design\fifomem.v (755, 2011-12-23)
Asynchronous FIFO Design\rptr_empty.v (1397, 2011-12-23)
Asynchronous FIFO Design\sync_r2w.v (461, 2011-12-23)
Asynchronous FIFO Design\sync_w2r.v (463, 2011-12-23)
Asynchronous FIFO Design\wptr_full.v (1339, 2011-12-23)
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