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乘法器 VHDL 乘法器乘法器 verilog verilog 乘法器 verilog 乘法

所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：15KB
下载次数：102
上传日期：2011-12-25 14:02:02
上传者：forevermian

说明： Verilog实现的64位乘法器，该乘法器是我所见过的最牛的乘法器、运算快、资源利用少
(Verilog implementation of the 64-bit multiplier, the multiplier is the most I have ever seen cattle multiplier, computing faster, less resource utilization )

文件列表:

mul64.v (107746, 2009-04-02)

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