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JTAG_timing

所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：34KB
下载次数：21
上传日期：2012-01-04 17:19:21
上传者：liuqi1011

说明：用VHDL实现的JTAG时序，其中有16个状态机来控制产生该时序。
(jtag timing implemented by VHDL)

文件列表:

JTAG_timing.pdf (39236, 2012-01-03)

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