sy6
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：4KB
下载次数：4
上传日期：2012-01-05 13:48:09
上 传 者：
tlmajia01
说明： 数字时钟，整点报时，有校分校时功能，底层用VHDL，顶层原理图
(Digital clock, the whole point of time, when a school campus functions, the bottom with VHDL, top-level schematic)
文件列表:
hour.vhd (522, 2011-12-02)
led_7.vhd (648, 2011-11-21)
led_control.vhd (1108, 2011-12-02)
minute.vhd (578, 2011-12-02)
second.vhd (709, 2011-12-02)
setup.vhd (429, 2011-12-02)
speek.vhd (877, 2011-12-02)
stopwatch.gdf (3966, 2011-12-02)
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