Verilog_primer_V1.1
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：728KB
下载次数：5
上传日期：2012-02-15 05:50:45
上 传 者：
venturezhao
说明： Verilog HDL 语言的编码规范。详细介绍了verilog HDL编码的注意事项和基本规范。分为可综合部分，仿真专用部分以及nc-verilog仿真环境的建立。
(Description of Verilog HDL coding. containing synthesisable language, simulationable language and how to construct a proper environment.)
文件列表:
Verilog语言编码规范_V1.1.pdf (824216, 2012-01-06)
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