fifo
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：55
上传日期：2012-02-17 14:18:39
上 传 者：
raul_shao
说明： 一个同步FIFO，该FIFO深度为16，每个存储单元的宽度为8位，产生FIFO为空、满、半满、溢出标志。
(A synchronous FIFO, the FIFO depth of 16, each storage unit width of 8, asked to produce the FIFO is empty, full, half full, the overflow flag.)
文件列表:
FIFO.v (1042, 2009-07-05)
testbench.v (799, 2009-07-05)
clock.v (121, 2009-07-05)
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