clock-design-verilog-Fpga
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1490KB
下载次数：12
上传日期：2012-02-23 21:12:59
上 传 者：
hyfsy
说明： verilog设计的计时表，数字电路设计，FPGA
(using verilog design watch, digital circuit design, FPGA)
文件列表:
数字时钟设计\lab.qpf (907, 2011-12-12)
数字时钟设计\lab.qsf (2262, 2011-12-15)
数字时钟设计\db\lab.db_info (137, 2011-12-12)
数字时钟设计\db\lab.cbx.xml (364, 2011-12-15)
数字时钟设计\db\lab.map_bb.hdbx (7925, 2011-12-15)
数字时钟设计\db\prev_cmp_lab.qmsg (5270, 2011-12-12)
数字时钟设计\db\prev_cmp_lab.map.qmsg (3963, 2011-12-15)
数字时钟设计\db\lab.sld_design_entry.sci (154, 2011-12-15)
数字时钟设计\db\lab.eco.cdb (161, 2011-12-15)
数字时钟设计\db\lab.map.qmsg (11117, 2011-12-15)
数字时钟设计\db\lab.hif (4395, 2011-12-15)
数字时钟设计\db\lab.(0).cnf.cdb (10321, 2011-12-15)
数字时钟设计\db\lab.(0).cnf.hdb (1751, 2011-12-15)
数字时钟设计\db\lab.hier_info (5776, 2011-12-15)
数字时钟设计\db\lab.rtlv_sg.cdb (8253, 2011-12-15)
数字时钟设计\db\lab.rtlv.hdb (8978, 2011-12-15)
数字时钟设计\db\lab.rtlv_sg_swap.cdb (178, 2011-12-15)
数字时钟设计\db\lab.pre_map.hdb (8987, 2011-12-15)
数字时钟设计\db\lab.pre_map.cdb (8312, 2011-12-15)
数字时钟设计\db\lab.psp (3, 2011-12-15)
数字时钟设计\db\lab.root_partition.map.info (453, 2011-12-15)
数字时钟设计\db\lpm_divide_25m.tdf (1892, 2011-12-15)
数字时钟设计\db\sign_div_unsign_9kh.tdf (2012, 2011-12-15)
数字时钟设计\db\alt_u_div_kve.tdf (7556, 2011-12-15)
数字时钟设计\db\add_sub_lkc.tdf (1705, 2011-12-15)
数字时钟设计\db\add_sub_mkc.tdf (1850, 2011-12-15)
数字时钟设计\db\lab.(1).cnf.cdb (1009, 2011-12-15)
数字时钟设计\db\lab.(1).cnf.hdb (527, 2011-12-15)
数字时钟设计\db\lab.(2).cnf.cdb (892, 2011-12-15)
数字时钟设计\db\lab.(2).cnf.hdb (571, 2011-12-15)
数字时钟设计\db\lab.(3).cnf.cdb (1060, 2011-12-15)
数字时钟设计\db\lab.(3).cnf.hdb (666, 2011-12-15)
数字时钟设计\db\lab.(4).cnf.cdb (6484, 2011-12-15)
数字时钟设计\db\lab.(4).cnf.hdb (3079, 2011-12-15)
数字时钟设计\db\lab.(5).cnf.cdb (762, 2011-12-15)
数字时钟设计\db\lab.(5).cnf.hdb (583, 2011-12-15)
数字时钟设计\db\lab.(6).cnf.cdb (1001, 2011-12-15)
数字时钟设计\db\lab.(6).cnf.hdb (609, 2011-12-15)
数字时钟设计\db\lab.map_bb.logdb (4, 2011-12-15)
数字时钟设计\db\lab.sgdiff.cdb (17083, 2011-12-15)
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