clock
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：157KB
下载次数：4
上传日期：2012-03-18 21:59:14
上 传 者：
zhangcongwei133
说明： 本设计主要研究基于FPGA的数字钟，要求时间以24小时为一个周期,显示年、月、日、时、分、秒。具有校时以及报时功能，可以对年、月、日、时、分及秒进行单独校对，使其校正到标准时间。
(This design is the main research based on FPGA digital clock, required time to 24 hours for a cycle, display date and time, minutes and seconds. The strike has and function, can to year, month, day, and minutes and seconds to the separate proofreading )
文件列表:
clock.doc (339843, 2012-02-15)
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