verilog
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：2KB
下载次数：16
上传日期：2012-03-20 00:02:21
上 传 者：
sjtu515
说明： 一个可以综合的Verilog 7段秒表实例。上海交大微电子学院课程作业。
(An example Verilog project. 7-segment)
文件列表:
clock_div.v (1260, 2011-03-30)
core.v (1947, 2011-03-30)
seven_seg_decoder.v (1535, 2011-03-30)
sw_top.v (1553, 2011-03-30)
sw_top_tb.v (716, 2011-03-30)
近期下载者：
相关文件：
收藏者：