filter

所属分类:VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:64KB
下载次数:10
上传日期:2012-04-14 11:28:30
上 传 者qingwu101
说明:  设计一个16阶的低通FIR滤波器,对模拟信号的采样频率Fs为48KHz,要求信号的截止频率Fc=10.8kHz,输入序列位宽为9位(最高位为符号位)。
(The FIR number filter example, designs a 16 ranks of low the FIR filter is a 48 khzs to the sample frequency Fs that imitates signal and request the closing of signal the frequency Fc=10.8 khzs, input a sequence breadth is 9.(the tallest is sign) )

文件列表:
filter.doc (113152, 2010-04-18)

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