DDS-VERILOG
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3KB
下载次数：44
上传日期：2012-04-15 00:23:20
上 传 者：
sheqi0399
说明： DDS的信号发生器verilog代码 可直接用于编程 已经测试
(Verilog code of the DDS signal generator which can be used directly in the programming has been tested)
文件列表:
DDS的VERILOG原代码.doc (26112, 2012-04-12)
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