con_inr
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：23KB
下载次数：15
上传日期：2012-04-16 10:05:15
上 传 者：
duoniandxibei
说明： 在simulink下用sysgen的基本IP核搭建并实现卷积交织的功能，仿真结果正确，修改参数后可以改变不同的结构。
(to implent a convolution-interleaver ,the paramater can change)
文件列表:
con_inter.mat (4617, 2012-04-16)
con_interleaver.mdl (145046, 2012-04-16)
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