half_adder 联合开发网

Pudn.com > 下载中心 > VHDL/FPGA/Verilog > half_adder

half_adder

半加器

所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：8
上传日期：2012-04-23 15:55:20
上传者：xuhuan0612

说明：半加器用verilog语言编写一个半加器，测试结果正确。
(half adder)

文件列表:

half_adder.v (415, 2012-04-12)
仿真程序.txt (607, 2012-04-22)

近期下载者：

相关文件：

收藏者：