说明：  通信系统电路设计练习： M序列编码/解码器的设计 作业的背景及训练目的 为了给通信专业的同学们提供一个设计实践的机会，在最短的时间段内掌握数字设计的动手能力，提高Verilog语言的使用能力，所以专门设计了这样一个难度适中的数字通信系统设计练习。本练习是根据工程实际问题提出的，但为了便于同学理解，对设计需求指标做了许多简化。希望同学们在设计范例和老师的指导下，一步一步地达到设计目标。期望同学们能在两至三周内，参考设计范例，独立完成自己的设计任务，在这一过程中学习用Verilog编写RTL代码和仿真验证用测试代码技术，以及用综合器进行综合的技术、并熟练掌握较复杂数字系统的多层次的仿真验证的方法，以逐步提高同学在设计工作中的自信心。
(communication design exercise M_sequence)