Asynchronous-clock

所属分类VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:159KB
下载次数:9
上传日期:2012-05-19 14:58:41
上 传 者吴艳兵
说明:  异步时钟信号复用设计,两路数据交叉输出,当第一路帧是空帧的时候输出第二路信号数据。
(Asynchronous clock signal reuse design data of the two-way cross output)

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Asynchronous clock.doc,386150,2012-05-17

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