Count-display-circuit-design(VHDL)
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：45KB
下载次数：9
上传日期：2012-05-23 17:48:16
上 传 者：
shinguo
说明： 用VHDL语言设计计数显示电路。设计输出为3位BCD码的计数显示电路。由三个模块构成：十进制计数器（BCD_CNT）、分时总线切换电路（SCAN）和七段显示译码器电路（DEC_LED）
(VHDL language to count the display circuit. The design output for display circuit 3 BCD count. Consists of three modules: the decimal counter (BCD_CNT), time division bus switching circuit (SCAN) and seven-segment display decoder circuit (DEC_LED))
文件列表:
Count display circuit design(VHDL).doc (104960, 2012-05-23)
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