dianzibiao
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：109KB
下载次数：3
上传日期：2012-06-19 15:13:50
上 传 者：
dianzibiao123
说明： 电子表的设计包括正常计时模块，LED显示模块，定时报警模块，校时模块，秒表模块
(module clock(clk,rst,clock_en,second,minute,hour)
input clk,rst,clock_en
output[5:0]second,minute,hour
reg[5:0]second,minute,hour
)
文件列表:
dianzibiao.doc (275456, 2012-06-19)
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