layman-Fun-FPGA

所属分类:VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:44943KB
下载次数:309
上传日期:2012-07-05 23:17:23
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说明:  这是特权同学的《深入浅出玩转FPGA》光盘资料,很好的东西 ,请大家收藏。
(This is a privileged students "layman Fun FPGA" CD-ROM, and good things, please Favorites.)

文件列表:
《深入浅出玩转FPGA》光盘资料\BJ-EPM240V2原理图.pdf (1250125, 2009-03-23)
《深入浅出玩转FPGA》光盘资料\FPGA开发全攻略_上.pdf (7042203, 2011-01-04)
《深入浅出玩转FPGA》光盘资料\FPGA开发全攻略_下.pdf (4615578, 2011-01-04)
《深入浅出玩转FPGA》光盘资料\SF-EP1V2 FPGA开发板原理图.pdf (843022, 2009-08-23)
《深入浅出玩转FPGA》光盘资料\SOPC开发快速入门教程中文版.pdf (2136542, 2011-01-04)
《深入浅出玩转FPGA》光盘资料\verilog黄金参考指南中文版.pdf (522754, 2011-01-04)
《深入浅出玩转FPGA》光盘资料\光盘说明.txt (423, 2009-10-29)
《深入浅出玩转FPGA》光盘资料\华为_大规模逻辑设计指导书.pdf (3613653, 2011-01-04)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.(0).cnf.cdb (1769, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.(0).cnf.hdb (627, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.asm.qmsg (1992, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.cbx.xml (89, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.cmp.kpt (338, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.cmp.rdb (4568, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.db_info (137, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.eco.cdb (161, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.fit.qmsg (20790, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.hier_info (1211, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.hif (795, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.map.cdb (1961, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.map.hdb (6949, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.map.logdb (4, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.map.qmsg (3181, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.pre_map.cdb (1463, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.pre_map.hdb (6713, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.rtlv.hdb (6710, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.rtlv_sg.cdb (1365, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.rtlv_sg_swap.cdb (178, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.sgdiff.cdb (2202, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.sgdiff.hdb (7152, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.sld_design_entry.sci (154, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.sld_design_entry_dsc.sci (154, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.sta.qmsg (1486, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.syn_hier_info (0, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.tan.qmsg (2136, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.tis_db_list.ddb (174, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson.tmw_info (67, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\johnson_global_asgn_op.abo (37186, 2009-09-01)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\prev_cmp_johnson.asm.qmsg (1992, 2010-12-20)
《深入浅出玩转FPGA》光盘资料\基于EP1C3的进阶实验\ex1\ledverilog\db\prev_cmp_johnson.fit.qmsg (20790, 2010-12-20)
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============================= ======== Read Me ======== ============================= File SDRSD50_071010.v is integrated verilog model for (Mobile) SDRAM(***M, 128M, 256M) of Samsung. It is protectd using Verilog-XL(Cadence) or VCS. If you want to simulate verilog behavioral model then set following option(+define) for products in verilog command line. - Density -***M - +M*** -128M - +M128 -256M - +M256 - Organization -X4 - +X4 -X8 - +X8 -X16 - +X16 - Speed -75 - +S75 -60 - +S60 - BANK -4BANK - +NBANK4 -2BANK - +NBANK2 - Memory allocation Static - default Dynamic - +DYMEM (to use dynamic-allocation, you must build verilog-XL excutable file which contains PLI routines according to below information) - If you want print command-echo at log file, use +v option ex) Product : K4S561632J, -60 (256M, x16bit, 4Banks, -60) If you want to simulate K4S561632J, -60 then you have to set following command. Verilog command : verilog +define+M256+X16+S60+NBANK4 SDRSD50_071010.v -- Power-up time of SDRAM is 200u sec. So when model check power-up time, simulation time is long. If you want to skip power-up time checking, set parameter (powerup_check) to 0; ------------------------------------------------------------------------------

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