sdram_me
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：10KB
下载次数：14
上传日期：2012-08-30 09:00:16
上 传 者：
zj635315280
说明： 用verilog代码控制sdram,sdram_module是顶层模块。控制8M x 16bits x4Banks sdram.
(use verilog program to control the sdram)
文件列表:
sdram_module3.v (2144, 2012-08-14)
pll_module.v (16093, 2012-08-14)
pll_module_bb.v (12067, 2012-08-14)
sdram_control_module.v (2650, 2012-08-14)
sdram_func_module.v (3556, 2012-08-14)
sdram_init_module.v (2552, 2012-08-14)
sdram_module.v (6824, 2012-08-14)
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