Digital-clock-design
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：9KB
下载次数：5
上传日期：2012-09-01 10:44:15
上 传 者：
AllenStrong
说明： 用VHDL语言设计数字钟.实现以下功能：正常走表，时间设置，闹钟设置，整点报时，闹钟提醒。
(Digital clock using VHDL language . Achieve the following functions: normal walking table, time settings, alarm settings, the whole point timekeeping, alarm.)
文件列表:
Digital clock design\VHDL数字时钟设计.doc (36352, 2012-08-31)
Digital clock design (0, 2012-08-31)
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