shuzhizhong(vhdl)
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：709KB
下载次数：7
上传日期：2012-09-03 15:54:54
上 传 者：
154408174
说明： 数字钟设计 计时计数器用24进制计时电路；
可手动校时，能分别进行时、分的校正；
整点报时；
选做：可设置闹时功能，当计时计到预定时间时，扬声器发出闹铃信号，闹铃时间为4s，并可提前终止闹铃。
(Digital clock design)
文件列表:
shuzhizhong(vhdl).doc (811443, 2012-09-03)
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