firmatlab

所属分类:VHDL/FPGA/Verilog
开发工具:matlab
文件大小:6KB
下载次数:109
上传日期:2006-07-31 15:33:31
上 传 者zqh_745329
说明:  fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过
(fir in dspbuilder VHDL source code under test and document the incentive mat lab model, the simulation under through modelsim)

文件列表:
fir.mdl (26340, 2006-07-21)

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