clock_generator
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：160KB
下载次数：15
上传日期：2013-03-14 10:03:52
上 传 者：
yuluohaha
说明： verilog语言编写，时钟模块的生成，及分频为不同频率的时钟
(verilog language, clock module generates, and divide the clock for different frequency)
文件列表:
clock_generator\clock_generator\clk_generator_summary.html (2317, 2008-03-17)
clock_generator\clock_generator\clock_generator.ise (261062, 2008-03-17)
clock_generator\clock_generator\clock_generator.ise_ISE_Backup (261062, 2008-03-17)
clock_generator\clock_generator\clock_generator.restore (48790, 2008-03-17)
clock_generator\clock_generator\clock_generator.v (2790, 2008-03-17)
clock_generator\clock_generator\clock_generator_summary.html (2319, 2008-03-17)
clock_generator\clock_generator\DCM1.xaw (3690, 2008-03-17)
clock_generator\clock_generator\_xmsgs (0, 2009-04-07)
clock_generator\clock_generator (0, 2013-03-09)
clock_generator (0, 2013-03-09)
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