mlt
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：2
上传日期：2013-04-03 14:04:23
上 传 者：
siuloong
说明： --a0 a1 的输入我们用 k1 k2 代替
--b0 b1 的输入我们用 k3 k4 代替
--一开始数码管显示的是9.应为(11)*(11)就等于9
--数码管显示相减结?
(- A0 a1 input we use the k1 k2 instead- b0 b1 input with k3 k4 instead- a digital display is 9. (11)* (11) is equivalent to 9- digital display subtracting the knot?)
文件列表:
mlt.vhd (2117, 2012-04-28)
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