myfir
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：50
上传日期：2013-04-08 12:48:29
上 传 者：
lsyangyang
说明： verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件
(order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file)
文件列表:
fir_tester.v (959, 2013-04-04)
my_fir_16_1.v (2226, 2013-04-04)
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