HowtosimulateIPCore
所属分类:VHDL/FPGA/Verilog
开发工具:Others
文件大小:351KB
下载次数:78
上传日期:2006-10-26 14:20:04
上 传 者:
rxxr002
说明: IP核生成器生成 ip 后有两个文件对我们比较有用,假设生成了一个 asyn_fifo 的核,则
asyn_fifo.veo 给出了例化该核方式(或者在 Edit->Language Template->COREGEN 中找到
verilog/VHDL 的例化方式)。asyn_fifo.v 是该核的行为模型,主要调用了 xilinx 行为模型库
的模块,仿真时该文件也要加入工程。
(IP core generator generate ip after two documents more useful to us. Formation of a hypothetical nuclear asyn_fifo, asyn_fifo.veo were given cases of the methods (or Edit-)
文件列表:
如何仿真IP核(建立modelsim仿真库完整解析).pdf (383209, 2005-08-25)
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