lab-1-ALU-design-with-Verilog-HDL
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：19KB
下载次数：6
上传日期：2013-05-09 18:07:20
上 传 者：
1576351335
说明： cpu设计的运算器部分verilog代码，实验资料，包括原理和代码，在modelsim仿真通过
(CPU design arithmetic unit part of the verilog code, experimental data, including the principle and code, through the modelsim simulation
)
文件列表:
实验1 运算器设计与仿真.doc (113152, 2009-07-01)
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