array(5) { [0]=> string(58) "IEEE Std 1800-2012 SystemVerilog - Unified Hardware Design" [1]=> string(14) " Specification" [2]=> string(30) " and Verification Language.pdf" [3]=> string(8) " 6985518" [4]=> string(21) " 2013-05-18 12:08:2 " } IEEE-Std-1800-2012-SystemVerilog 联合开发网 - pudn.com
上传   管理   搜索   留言
Pudn.com > 下载中心  > VHDL/FPGA/Verilog  > IEEE-Std-1800-2012-SystemVerilog
IEEE-Std-1800-2012-SystemVerilog
systemverilog verification 2012 std 1800 
下载(39) 赞(0) 踩(0) 评论(0) 收藏(0)
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：6198KB
下载次数：39
上传日期：2013-05-21 18:30:14
上 传 者：max-muster
说明：  IEEE Std 1800-2012 SystemVerilog - Unified Hardware Design, Specification, and Verification Language
近期下载者：
相关文件：
收藏者：

© 联合开发网 from 2004 | 联系站长 | 湘ICP备2023001425号 | 网安备43010502000604 |