Reg_16
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：17KB
下载次数：2
上传日期：2013-06-30 15:23:12
上 传 者：
no name
说明： 用Verilog语言实现简单的16位状态机
(Use Verilog language to design a 16 state machine)
文件列表:
reg_16_tb.v (663, 2011-11-29)
transcript (465, 2011-12-26)
状态机.bmp (2397654, 2011-11-29)
reg_16.v (2028, 2011-11-29)
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