shixuzhuangtaiji
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：2
上传日期：2013-07-18 16:05:52
上 传 者：
liyongchao
说明： 通过verilog hdl语言实现对时序状态机的编写
(By verilog hdl language for writing timing state machine)
文件列表:
时序状态机\mealy_fsm1.v (390, 2009-08-03)
时序状态机\mealy_fsm2.v (1416, 2009-08-03)
时序状态机 (0, 2013-01-27)
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