lab4_5
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：5KB
下载次数：7
上传日期：2013-07-21 22:06:21
上 传 者：
wky0311
说明： 用VHDL实现串行除法器，16位被除数，8位除数
(Using VHDL serial divider, 16 dividend, divisor 8)
文件列表:
control.vhd (1619, 2013-07-18)
display.vhd (2311, 2013-07-18)
divide.vhd (2486, 2013-07-18)
divider_top.qsf (4835, 2013-07-18)
divider_top.vhd (2849, 2013-07-18)
my_state.vhd (146, 2013-07-18)
set.vhd (657, 2013-07-18)
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