dingshi
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：3
上传日期：2013-07-27 10:34:41
上 传 者：
xiaoyuquanquan
说明： 定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确
(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)
文件列表:
dingshi\dingshi (2).txt (2245, 2012-09-11)
dingshi\dingshi.txt (1447, 2012-09-11)
dingshi (0, 2013-07-27)
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