Xilinx-design-timing-constraints
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1222KB
下载次数：15
上传日期：2013-08-04 11:05:59
上 传 者：
meiyuily
说明： 很有用的Xilinx时序约束设计资料，很适合初学者
(Very useful Xilinx timing constraints, design data, is very suitable for beginners
)
文件列表:
Xilinx时序约束设计.pdf (1393312, 2013-05-16)
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