div
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：1KB
下载次数：1
上传日期：2013-08-08 19:19:45
上 传 者：
浩然若枫、
说明： 这是我用verilog写的一个电平触发的一个除法器，文件在压缩包内，开发环境是Quartus II。
(this is a file of divide using verilog language.)
文件列表:
div (0, 2013-08-08)
div\div.v (744, 2013-08-08)
div\div.vt (660, 2013-08-08)
近期下载者：
相关文件：
收藏者：